集成電路版圖設計(做集成電路版圖設計要學(xué)好哪些東西,待遇如何)
1.做集成電路版圖設計要學(xué)好哪些東西,待遇如何
首先，你得了解電路。
其次，電路的控制理論得學(xué)通了。
第三，制圖軟件得會(huì )。
最后，做集成電路板的流程得精通。
制作流程
1、打印電路板。將繪制好的電路板用轉印紙打印出來(lái)，注意滑的一面面向自己，一般打印兩張電路板，即一張紙上打印兩張電路板。在其中選擇打印效果最好的制作線(xiàn)路板。
2、裁剪覆銅板用感光板制作電路板全程圖解 。覆銅板，也就是兩面都覆有銅膜的線(xiàn)路板，將覆銅板裁成電路板的大小，不要過(guò)大，以節約材料。
3、預處理覆銅板。用細砂紙把覆銅板表面的氧化層打磨掉，以保證在轉印電路板時(shí)，熱轉印紙上的碳粉能牢固的印在覆銅板上，打磨好的標準是板面光亮，沒(méi)有明顯污漬。
4、轉印電路板。將打印好的電路板裁剪成合適大小，把印有電路板的一面貼在覆銅板上，對齊好后把覆銅板放入熱轉印機，放入時(shí)一定要保證轉印紙沒(méi)有錯位。一般來(lái)說(shuō)經(jīng)過(guò)2-3次轉印，電路板就能很牢固的轉印在覆銅板上。熱轉印機事先就已經(jīng)預熱，溫度設定在160-200攝氏度，由于溫度很高，操作時(shí)注意安全！
5、腐蝕線(xiàn)路板回流焊機。先檢查一下電路板是否轉印完整，若有少數沒(méi)有轉印好的地方可以用黑色油性筆修補。然后就可以腐蝕了，等線(xiàn)路板上暴露的銅膜完全被腐蝕掉時(shí)，將線(xiàn)路板從腐蝕液中取出清洗干凈，這樣一塊線(xiàn)路板就腐蝕好了。腐蝕液的成分為濃鹽酸、濃雙氧水、水，比例為1:2:3，在配制腐蝕液時(shí)，先放水，再加濃鹽酸、濃雙氧水，若操作時(shí)濃鹽酸、濃雙氧水或腐蝕液不小心濺到皮膚或衣物上要及時(shí)用清水清洗，由于要使用強腐蝕性溶液，操作時(shí)一定注意安全！
6、線(xiàn)路板鉆孔。線(xiàn)路板上是要插入電子元件的，所以就要對線(xiàn)路板鉆孔了。依據電子元件管腳的粗細選擇不同的鉆針，在使用鉆機鉆孔時(shí)，線(xiàn)路板一定要按穩，鉆機速度不能開(kāi)的過(guò)慢，操作鉆機還是比較簡(jiǎn)單的，只要細心就能完成得很好。請仔細看操作人員操作。
7、線(xiàn)路板預處理。鉆孔完后，用細砂紙把覆在線(xiàn)路板上的墨粉打磨掉，用清水把線(xiàn)路板清洗干凈。水干后，用松香水涂在有線(xiàn)路的一面，只需薄薄的一層，不光防止線(xiàn)路被氧化，同時(shí)松香也是很好的助焊劑，一般來(lái)說(shuō)，線(xiàn)路板表面松香水會(huì )在24小時(shí)內凝固，為加快松香凝固，我們用熱風(fēng)機加熱線(xiàn)路板，只需2-3分鐘松香就能凝固。熱風(fēng)機溫度高達300度，使用時(shí)不能把出風(fēng)口朝向易燃物、人和小動(dòng)物，還是要求安全第一啊！
8、焊接電子元件。焊接完板上的電子元件，通電，功能實(shí)現，制作完畢。
2.學(xué)習集成電路版圖設計要具備哪些基礎知識
首先當然要了解晶體管的基本工作原理啊，參數啊等等
然后要熟悉IC的制作流程啊，硅片制作，氧化，淀積，光刻，腐蝕去膠等等等等很多；
接著(zhù)要熟悉各類(lèi)制作工藝啊，包括雙極、CMOS、BICMOS、砷化鎵等等等等其他；
還要了解各種電磁電氣知識啊，ESD啊，封裝啊等等。
當然還有EDA工具的使用和各種版圖設計的技巧咯。
最后做版圖的當然也必須了解必要的電路設計知識啊，需要了解哪些地方對電路系統的性能其決定作用啊。
不是我嚇你，還有很多。版圖是個(gè)累人的活。
3.要設計集成電路版需要了解哪些知識
集成電路設計的流程一般先要進(jìn)行軟硬件劃分，將設計基本分為兩部分：芯片硬件設計和軟件協(xié)同設計。芯片硬件設計包括：
1.功能設計階段。
設計人員產(chǎn)品的應用場(chǎng)合，設定一些諸如功能、操作速度、接口規格、環(huán)
境溫度及消耗功率等規格，以做為將來(lái)電路設計時(shí)的依據。更可進(jìn)一步規劃軟
件模塊及硬件模塊該如何劃分，哪些功能該整合于SOC 內，哪些功能可以設
計在電路板上。
2.設計描述和行為級驗證
能設計完成后，可以依據功能將SOC 劃分為若干功能模塊，并決定實(shí)現
這些功能將要使用的IP 核。此階段將接影響了SOC 內部的架構及各模塊間互
動(dòng)的訊號，及未來(lái)產(chǎn)品的可靠性。
決定模塊之后，可以用VHDL 或Verilog 等硬件描述語(yǔ)言實(shí)現各模塊的設
計。接著(zhù)，利用VHDL 或Verilog 的電路仿真器，對設計進(jìn)行功能驗證（function
simulation，或行為驗證 behavioral simulation）。
注意，這種功能仿真沒(méi)有考慮電路實(shí)際的延遲，但無(wú)法獲得精確的結果。
3.邏輯綜合
確定設計描述正確后，可以使用邏輯綜合工具（synthesizer）進(jìn)行綜合。
綜合過(guò)程中，需要選擇適當的邏輯器件庫（logic cell library），作為合成邏輯
電路時(shí)的參考依據。
硬件語(yǔ)言設計描述文件的編寫(xiě)風(fēng)格是決定綜合工具執行效率的一個(gè)重要
因素。事實(shí)上，綜合工具支持的HDL 語(yǔ)法均是有限的，一些過(guò)于抽象的語(yǔ)法
只適于做為系統評估時(shí)的仿真模型，而不能被綜合工具接受。
邏輯綜合得到門(mén)級網(wǎng)表。
4.門(mén)級驗證（Gate-Level Netlist Verification）
門(mén)級功能驗證是寄存器傳輸級驗證。主要的工作是要確認經(jīng)綜合后的電路
是否符合功能需求，該工作一般利用門(mén)電路級驗證工具完成。
注意，此階段仿真需要考慮門(mén)電路的延遲。
5.布局和布線(xiàn)
布局指將設計好的功能模塊合理地安排在芯片上，規劃好它們的位置。布
線(xiàn)則指完成各模塊之間互連的連線(xiàn)。
注意，各模塊之間的連線(xiàn)通常比較長(cháng)，因此，產(chǎn)生的延遲會(huì )嚴重影響SOC
的性能，尤其在0.25 微米制程以上，這種現象更為顯著(zhù)。
目前，這一個(gè)行業(yè)仍然是中國的空缺，開(kāi)設集成電路設計與集成系統專(zhuān)業(yè)的大學(xué)還比較少，其中師資較好的學(xué)校有 上海交通大學(xué)，哈爾濱工業(yè)大學(xué)，西安電子科技大學(xué)，電子科技大學(xué)，哈爾濱理工大學(xué)，復旦大學(xué)，華東師范大學(xué)等。
模擬集成電路設計的一般過(guò)程：
1.電路設計
依據電路功能完成電路的設計。
2.前仿真
電路功能的仿真，包括功耗，電流，電壓，溫度，壓擺幅，輸入輸出特性等參數的仿真。
3.版圖設計（Layout）
依據所設計的電路畫(huà)版圖。一般使用Cadence軟件。
4.后仿真
對所畫(huà)的版圖進(jìn)行仿真，并與前仿真比較，若達不到要求需修改或重新設計版圖。
5.后續處理
將版圖文件生成GDSII文件交予Foundry流片。
